ESD は kV より 0.8ns ―― 規格の電流波形を式から起こして、基板が見る電圧を追う

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前回は環境試験の全体像を「なぜ→だから」で並べ、最後に ESD(静電気放電)だけ宿題に残しました。電圧の高さよりも、放電の速さが効いてくる、という話です。ここではその中身に入ります。

ESD 試験のレベルは kV で表します。接触放電で 2 / 4 / 6 / 8 kV、といった具合です。数字を見ると、つい電圧の絶対値に目が行きます。ですが、基板の上で部品が受けるストレスを決めているのは、電圧そのものより 立ち上がりの速さ のほうです。感覚的な話に留めたくなかったので、規格が与える波形の式を手元で起こし、数値で確かめてみました。

ESD 試験は、指先の放電を模している

ESD 試験(IEC 61000-4-2)は、人がコネクタや操作パネルに触れた瞬間の放電を模します。乾いた日にドアノブでパチッとくる、あれと同じ現象です。試験機(ESD ガン)に決めた電圧をためて、機器の決めた場所に放電し、誤動作・リセット・故障が起きないかを見ます。金属面に直接あてる接触放電と、少し離して空気を飛ばす気中放電があります。

試験そのものは合否判定です。ですが設計する側として本当に知りたいのは、その一瞬に 基板の中で何が起きているか です。そこが分かると、通らなかったときにどこを直せばいいかが見えてきます。

規格は、波形の「かたち」まで数値で決めている

ここが ESD 試験の面白いところです。規格は「何 kV をあてる」だけでなく、放電電流の波形まで規定しています。第 1 ピークの電流、立上り時間、そして 30ns 後・60ns 後の電流値。接触放電では、おおむね次のように決まっています(電流は電圧に比例するので、1 kV あたりで書けます)。

指標 値(接触放電)
第 1 ピーク電流 約 3.75 A/kV
立上り時間(10→90%) 約 0.8 ns
30 ns 時点の電流 約 2 A/kV
60 ns 時点の電流 約 1 A/kV

この公称点を近似する波形として、2 つの Heidler 関数の和がよく使われます(規格の資料でも触れられている形です)。絵で「こんな形」ではなく式で書けるので、自分で描いて、上の基準点に当たるかを確かめられます。

式を起こして、規格の基準点に当てる

この解析式をそのまま Python に実装します。核心の部分はこれだけです。

def esd_current(t_ns, kv=4.0):
    scale = kv / 4.0                      # 4kV 基準の係数を線形スケール
    t = t_ns
    h1 = (I1/K1) * (t/T1)**N / (1+(t/T1)**N) * exp(-t/T2)   # 速い立上り側
    h2 = (I2/K2) * (t/T3)**N / (1+(t/T3)**N) * exp(-t/T4)   # 遅い減衰側
    return scale * (h1 + h2)

これを 2 / 4 / 6 / 8 kV で走らせ、規格が数値で決めている 3 点(第 1 ピーク・30ns・60ns)と立上りに当ててみます。

  kV |     peak      |   I@30ns   |  I@60ns  | tr[ns]
   2 |   7.46A(7.5)  |  4.02(4.0) | 2.02(2.0)| 0.811
   4 |  14.92A(15.0) |  8.03(8.0) | 4.04(4.0)| 0.811
   8 |  29.84A(30.0) | 16.07(16.0)| 8.07(8.0)| 0.811
   → 誤差およそ 1%、立上り 0.81ns。PASS

括弧が規格の基準値です。誤差はおおむね 1%。絵をなぞったのではなく、式が規格の公称点をきちんと再現した、ということです。描いた波形がこれです。

IEC 61000-4-2 の接触放電電流波形。2/4/8kV。第1ピークの後にゆるやかな第2の山。丸が30/60nsの規格基準点

鋭い第 1 ピークの後に、ゆるやかな第 2 の山が続きます。速い成分と遅い成分が重なった波形です。

kV の大きさより、0.8ns の立上りが効く

さて、本題です。8 kV のときの第 1 ピークは約 30 A。これ自体も小さくはありませんが、効いてくるのは大きさより速さのほうです。約 30 A が 0.8ns で立ち上がる急峻な波形です。この Heidler 波形の勾配を数値で追うと、最大 di/dt は

di/dt ≈ 37.5 A/ns = 3.75 × 10^10 A/s(8kV、波形の最大勾配)

になります。このオーダーの di/dt が、あとで効いてきます。電圧を電流に置き換えて言えば、「ピークの高さ」より「立ち上がりの角度」のほうが、基板上の部品にとっての電気的ストレスの主因になります。

TVS を置いても、pin が見る電圧はクランプ電圧ではない

ESD 対策の定番は、入口に TVS(保護ダイオード)を置くことです。データシートにはクランプ電圧が載っていて、たとえば「この電流でこの電圧に抑える」と書いてあります。ならばその電圧まで抑えられそうに見えますが、実際の基板でそのとおりになるとは限りません。

ところが、守りたい IC の pin が実際に見る電圧は、そのクランプ電圧そのものではありません。放電電流が通る 帰路のインダクタンス に、さっきの di/dt がかかるからです。式で書くと、pin が見る電圧はおおよそ二つの和になります。

V_pin(t) = (V_br + R_dyn · i(t))   ← TVS のクランプ(準静的な項)
         +  L · di/dt(t)            ← レイアウトのインダクタンス

第 1 項が、多くのデータシートに載るクランプの量です。第 2 項の L は、放電電流がたどるループ――コネクタから TVS、TVS から GND、そして IC の基準点まで――に共通して効く寄生インダクタンスで、これは 部品ではなく基板の側にあります。データシートのクランプ電圧は TVS 端子間の条件で規定される値で、基板配線の L は含みません。しかも ESD の 0.8ns という立上りは、多くのクランプ規定が想定する波形よりずっと速いので、同じ L でも L·di/dt がずっと大きく出ます。どの経路の L がどれだけ pin に効くかはトポロジ次第ですが、ここでは共通経路に効くぶんをまとめて L とし、最悪寄りに見積もっています。

L を 1 / 3 / 10 / 20 nH と振って、8 kV での pin 電圧を出してみます。準静的なクランプは約 30 V に設定しています。

レイアウトのインダクタンス別に見た pin 電圧。クランプのみ30Vに対し、L=20nHで764V。立上りで誘導性の項が支配する

レイアウト L pin が見る最大電圧 うち誘導性(L·di/dt)の割合
0 nH(クランプのみ) 約 30 V
1 nH 約 53 V 67%
3 nH 約 127 V 88%
10 nH 約 389 V 96%
20 nH 約 764 V 98%

クランプだけなら 30 V のはずが、20 nH のレイアウトでは 764 V。26 倍 です。しかもその大半は L·di/dt の項で、L が増えるほど誘導性が支配的になります(98%)。20 nH は良い基板の短い経路としてはかなり悪い値ですが、TVS を入口から遠くに置き、帰路が長く細く、プレーンが切れていたりビアで迂回したりが重なると、数 nH 〜 十数 nH は現実に出ます。

言い換えると、クランプ電圧の小さい TVS を探す以上に、L を小さくする配線のほうが pin 電圧に効く場面は多いです。部品を選び込んでも、置き方次第でその効果は薄れます。

だから効き所はレイアウトになる

ここまで来ると、ESD で締めるべき場所がはっきりします。

  • TVS はコネクタの直近に置く。 入口を入ってすぐ落とす。奥に置くほど、そこまでの L を IC が背負います。
  • 帰路(ループ)を最短にする。 入口 → TVS → GND の経路が作る面積を小さく。L はこのループの幾何で決まります。
  • GND はベタで、TVS の直下から最短でビアを落とす。 細い引き回しやビアの本数不足は、そのまま L です。
  • クランプ電圧の数字だけで TVS を選ばない。 0.8ns の速さに対する挙動と、置き場所のほうを先に考える。

要するに、ESD 耐性の相当部分は部品表ではなく レイアウト で決まります。回路図が同じでも、基板の引き回しで通ったり通らなかったりします。

省いていること(正直に)

このモデルは、規格の式が何を意味するかを自分の手で確かめるための最小限のものです。次のあたりは、あえて含めていません。

  • 気中放電の火花のばらつき(接触放電と違い、再現性がぐっと落ちます)
  • 筐体やケーブルを介した結合、二次放電
  • TVS の接合容量や非線形、温度依存
  • これは理想化した波形モデルであって、実機の校正値ではないこと

だからここでの具体値は精密な予測ではなく、大きさより速さが効く/pin 電圧はクランプ電圧よりレイアウトで決まりやすい という向きと桁感を掴むための目安です。

おわりに

ESD のレベルは kV で書かれるので電圧に目が行きますが、基板の中で効いてくるのは 0.8ns の立上り、つまり di/dt でした。そして pin が見る電圧を支配していたのは、TVS のクランプ電圧よりレイアウトのインダクタンスのほうでした。合否判定の裏で基板が見ている電圧を、規格の式から自分で描けると、通らなかったときに「どこを締めるか」が部品ではなく配線の話として見えてきます。

波形の生成、self-check、pin 電圧のモデルは、そのまま動く形で置いてあります(純 Python、python esd_waveform.py で規格の基準点に当たるのを確認できます)。

  • リポジトリ: logicia32/esd-lab
  • 出典: IEC 61000-4-2(静電気放電イミュニティ試験)

ノイズを「線の上でどう捉えるか」という意味では、以前書いた EMI 羅針盤 の話とも地続きです。基板の上の速い信号を、式と手を動かして確かめていく作業は、どの試験でもだいたい同じでした。

この記事は Zenn に初出したものを加筆・補足したものです ── Zenn の元記事を見る