公開データを毎朝集め、レポートまで自動でつくる調査ツール（urekko）
スキルマーケットの公開データを毎朝自動収集し、売れ筋・新着・価格動向を Markdown レポート化する CLI。
- 毎朝 7:30 cron で継続実行し、日次レポートを自動生成
- 価格・実績・カテゴリを SQLite に履歴保存
- 前日差分・カテゴリ別中央値・新着件数を含むレポート構成
- 価格パース不具合を検出 → 修正 → 過去データの一括補正まで対応
PRIVATE 対象サイトの利用規約に配慮し、コードは非公開
実証プロジェクト
技術的な裏付けとして、手を動かして検証した記録を並べています（主に同業の方向け）。 多くは Zenn の記事と動くコードがセットになっています。
原稿の法務・事実チェックを任せる自作 AI チェッカー（write-aide）
ライティング納品物の最終チェック専用ツール。薬機法・景表法などの法務リスク、事実誤り、指示（仕様）からのズレを洗い出す。
- 薬機・景表・金商・ステマ等の観点で法務リスクを指摘
- Perplexity Sonar で Web 検索し出典 URL 付きでファクトチェック
- ブリーフ（指示書）との仕様ズレを検出
- 主モデルに Claude Opus、MCP サーバとして登録
コード読解とターミナル作業を安価な LLM に逃がす自作ツール（code-aide / kinako-chat）
メインの作業を軽く保つため、コードの読解・レビューや、ターミナルでの小さな調べ物を、安価な LLM に逃がす自作の道具。OpenRouter 経由で複数モデルを使い分け、MCP で Claude Code から直接呼べる。
- code-aide：コード読解・レビュー・差分提案を安価な LLM に委譲（概算コストを毎回表示）
- kinako-chat：cwd 限定・コード実行なしのターミナル常駐アシスタント（日次ログ）
- Claude / Codex / Gemini / Qwen / DeepSeek を OpenRouter 経由で切替
- いずれも MCP サーバとして登録し Claude Code から直接呼び出し可
100 円台の 8bit マイコンでベアリング劣化を検知する異常検知
百円台の 8bit マイコン（PIC16F1503）だけで、2 次元マハラノビス距離による異常検知を動かし、回転機械のベアリング劣化をとらえる実証。
- ハード乗算器なし・SRAM 128 byte の PIC16F1503 に固定小数点で実装
- 共分散の強い偏り（ρ≈0.998）を正則化し 16bit 整数で破綻なく計算
- NASA IMS データセットでベアリング内輪欠陥の進行を検知
- 48bit 累算で浮動小数点と 99.72% 一致・誤検知ゼロを達成
EDA を使わず Python だけで基板配線を自動化する自作オートルータ
KiCad などの EDA を使わず、Python だけで基板の自動配線（オートルータ）を実装。複数のチューニングをトーナメント形式で競わせ、盤ごとの得手不得手を可視化する。
- A* 探索＋rip-up & retry を 1 つの配線器として実装
- DIP / SOIC / QFP / BGA など複数の基板で arena 形式に比較
- DRC 違反・配線完了率・実行時間・配線長で順位付け
- 万能な手法はなく、盤側ルールとの整合が効くことを実測
AD コンバータ前段のローパスフィルタを設計・検証する（PySpice / 4 次 LPF）
AD コンバータ前段の 4 次ローパスフィルタを E12 / E24 系列で組み、PySpice で本物の Bode 線図を出すまでの実証。
- 部品定数を実在 E 系列に丸めた前後の特性差を比較
- PySpice で AC 解析・位相応答・群遅延を可視化
- 17,500 字の記事に手順と再現コードを収録
Z80 を 4 台並べて円周率を並列計算する低レイヤ実験
4 台の Z80（ゼッパチ）で円周率を並列計算する実験と、最小ランタイムを 0x0000 から立ち上げて C の printf と二分探索を動かす再構築。
- 電源オン直後の 0x0000 から printf 相当を実装
- 4 台構成での並列計算と Amdahl 効率の実測
- 記事に動作ログとコードを併載
実機なしで STM32 の三相電力測定を検証するシミュレーション（2 電力計法）
実機を使わずに Python の中だけで STM32 を動かし、不平衡・低力率を含めた三相電力を検証する。
- ファーム側ロジックを Python 上でビット精度シミュレート
- 不平衡・低力率条件下での誤差傾向を定量化
- 実機なしの段階で設計判断を確定できる構成
RTL はどこで壊れるのか — 合成・配置配線の落とし穴（Yosys × iverilog）
同じ Verilog を Yosys と iverilog で 3 回シミュレートし、合成前後で振る舞いが変わる箇所を観察する。
- RTL / Synth / Place-and-route の 3 段階で同じ刺激を流す
- 合成最適化で消えた信号と残った信号を可視化
- 検証戦略の落とし穴を実例で記録